|
40
Поступила в редакцию 16.11.2015
Подписана в печать 07.12.2015
15 с.
/r1/pdf.jpg)
PDF |
Дикарев Н.И., Шабанов Б.М., Шмелёв А.С.
Использование «сдвоенного» умножителя и сумматора в векторном
процессоре с архитектурой управления потоком данных
Процессор с архитектурой управления потоком данных
может выполнять до 16 команд в такт по сравнению с 4–6 командами в
такт у лучших процессоров фон-неймановской архитектуры.
Моделирование векторного потокового процессора показало, что его
производительность на программе перемножения матриц может быть
доведена до 256 флоп в такт при выдаче менее 8 команд в такт, и
поддерживаться близкой к пиковой производительности при значительно
меньшем размере обрабатываемых матриц. Анализируются преимущества и
недостатки использования в этом процессоре на векторной обработке
конвейерного «сдвоенного» умножителя и сумматора вместо раздельных
умножителей и сумматоров с плавающей запятой.
Ключевые слова: суперкомпьютер, векторный процессор,
архитектура управления потоком данных, оценка производительности,
мелкозернистый параллелизм, сдвоенная арифметика. |
/r1/pdf.jpg){kind=small}
.